Q:

請問，模擬電源處的濾波經(jīng)常是用LC電路。但是，我發(fā)現(xiàn)有時LC比RC濾波效果差，請問這是為什么，濾波時選用電感，電容值的方法是什么？ 
A: 
LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。 因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。
電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。
電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。
另外，如果這LC是放在開關式電源(switching regulation power)的輸出端時，還要注意此LC所產(chǎn)生的極點零點(pole/zero)對負反饋控制(negative feedback control)回路穩(wěn)定度的影響。 
Q:
對于lvds低壓差分信號，原則上是布線等長、平行，但實際上較難實現(xiàn)，是否能提供一些經(jīng)驗？貴公司產(chǎn)品是否有試用版？ 
A:
差分信號布線時要求等長且平行的原因有下列幾點：
1.平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等于是差分阻抗不連續(xù)。
2.等長的目的是想要確保時序(timing)的準確與對稱性。因為差分信號的時序跟這兩個信號交叉點(或相對電壓差值)有關，如果不等長，則此交叉點不會出現(xiàn)在信號振幅(swing amplitude)的中間，也會造成相鄰兩個時間間隔(time interval)不對稱，增加時序控制的難度。
3.不等長也會增加共模(common mode)信號的成分，影響信號完整性(signal integrity)。

Q:
在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz)高密度PCB設計中的技巧? 
A: 
在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：
1.控制走線特性阻抗的連續(xù)與匹配。
2.走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的小間距。不同芯片信號的結果可能不同。
3.選擇適當?shù)亩私臃绞健?br /> 4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。
5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。
在實際執(zhí)行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。
若對蔽公司的Expedition系列產(chǎn)品有興趣，請電21-64159380，會有專人為您服務。

Q:
現(xiàn)在有哪些PCB設計軟件,如何用PROTEL99合理的設計符合自己要求的PCB.比如如何滿足高頻電路的要求,如何考慮電路滿足抗干擾的要求? 謝謝!! 
A: 
我沒有使用Protel的經(jīng)驗，以下僅就設計原理來討論。
高頻數(shù)字電路主要是考慮傳輸線效應對信號質(zhì)量與時序(timing)的影響。如特性阻抗的連續(xù)與匹配，端接方式的選擇，拓樸(topology)方式的選擇，走線的長度與間距，時鐘(或strobe)信號skew的控制等。
如果器件已經(jīng)固定，一般抗干擾的方式是拉大間距或加ground guard traces

Q:
請問板子設計好，生產(chǎn)出來，DEBUG應從那幾個方面著手。 
A: 
就數(shù)字電路而言，首先先依序確定三件事情：
1.確認所有電源值的大小均達到設計所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。
2.確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)(non-monotonic)的問題。
3.確認reset信號是否達到規(guī)范要求。
這些都正常的話，芯片應該要發(fā)出一個周期(cycle)的信號。接下來依照系統(tǒng)運作原理與bus protocol來debug。

Q:
請問適當選擇PCB與外殼接地的點的原則是什么？另外，一般PCB LAYOUT工程師總是根據(jù)DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系統(tǒng)工程師，還是資深PCB工程師？誰應該對板級系統(tǒng)的性能負主要責任。謝謝！ 
A:
與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。
誰應該負責制定guideline可能每個公司有不同的情況而有不同安排。Guideline的制定必須對整個系統(tǒng)、芯片、電路動作原理有充分的了解，才能制定出符合電氣規(guī)范且可實現(xiàn)的guideline。所以，以我個人的觀點，硬件系統(tǒng)工程師似乎較適合這個角色。當然，資深PCB工程師可以提供在實際實現(xiàn)時的經(jīng)驗，使得這guideline可以實現(xiàn)的更好。

Q:
您能比較一下CandenceInnovedaMentorZuken公司各自的自動布線及SI仿真工具嗎？有沒有測試指標呢？ 
A: 
通常各公司自動布線引擎的算法多多少少都會有各自較喜歡的繞線模式，如果所測試的板子的繞線模式較符合某種算法，則那一個工具所表現(xiàn)的結果可能會較好，這也是為什么每家公司都有他們各自的數(shù)據(jù)來宣稱他們的自動布線是好的。所以，好的測試方式就是用貴公司的設計在各家自動布線工具上來跑。測試的指針有繞線的完成率及所花的時間。
仿真工具重要的是仿真引擎的精確度及對線路的模型與算法是否符合貴公司設計的需求。例如，如果所設計的時鐘頻率為400MHz，這時仿真工具能否提供正確的AC loss模型就很重要。其它可考慮使用者接口是否方便操作，是否有定制化(customization)的方法，利于batch run。

Q:
我想請問一個問題:因覺機器布的不如意,調(diào)整起來反而費時。我一般是用的手工布線,現(xiàn)在搞的PCB板多半要用引腳密度較大的貼片封裝芯片,而且?guī)Э偩€的(ABUS,DBUS,CBUS等),因工作頻率較高,故引線要盡可能短.自然的就是很密的信號線勻布在小范圍面積的板子上。我現(xiàn)感覺到花的時間較多的是調(diào)整這些密度大的信號線, 一是調(diào)整線間的距離,使之盡可能的均勻。因為在布線的過程中,一般的都時不時的要改線。每改一次都要重新均勻每一根已布好的線的間距。越是布到后，這種情況越是多。 二是調(diào)整線的寬度,使之在一定寬度中盡可能的容下新増加的線。一般一條線上有很多彎曲,一個彎就是一段,手工調(diào)整只能一段一段地調(diào)整,調(diào)整起來也費時間。 我想如果在布線的過程中,能按我的思路先粗粗地手工拉線,完了以后, 軟件能從這兩個方面幫我自動地調(diào)整。或是即便已布完，如要改線，也是粗粗地改一下，然后讓軟件調(diào)整。甚至，到后我覺的需要調(diào)整元件的封裝，也就是說整片布線都需要調(diào)整，都讓軟件來干。那樣就要快多了.我用的是Protel98。我知道這軟件能做自動均勻調(diào)整元件封裝的距離而不能自動調(diào)整線距和線寬。可能是其中的一些功能我還不會用,或是有其他什么辦法,在此請教一下。 
A:
線寬和線距是影響走線密度其中兩個重要的因素。一般在設計工作頻率較高的板子時，布線之前需要先決定走線的特性阻抗。在PCB迭層固定的情況下，特性阻抗會決定出符合的線寬。而線距則和串擾(Crosstalk)大小有絕對的關系。小可以接受的線距決定于串擾對信號時間延遲與信號完整性的影響是否能接受。這小線距可由仿真軟件做預仿真(pre-simulation)得到。也就是說，在布線之前，需要的線寬與小線距應該已經(jīng)決定好了，并且不能隨意更動，因為會影響特性阻抗和串擾。這也是為什幺大部分的EDA布線軟件在做自動布線或調(diào)整時不會去動線寬和小線距。
如果這線寬和小線距已經(jīng)設定好在布線軟件，則布線調(diào)整的方便與否就看軟件繞線引擎的能力強弱而定。如果您對蔽公司Expedition有興趣試看看我們的繞線引擎，請電21-64159380，會有專人為您服務。

Q:
我公司打算采用柔性電路板設計來解決小型成像系統(tǒng)中信號傳送和電路板互接的問題。請問剛柔板設計是否需要專用設計軟件與規(guī)范？另外內(nèi)何處可以承接該類電路板加工？謝謝。 
A:
可以用一般設計PCB的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個廠商會依據(jù)他們的制造能力會對小線寬、小線距、小孔徑(via)有其限制。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至于生產(chǎn)的廠商可上網(wǎng)”FPC”當關鍵詞查詢應該可以找到。

Q:
能介紹一些外的目前關于高速PCB設計水平、加工能力、加工水平、加工材質(zhì)以及相關的技術書籍和資料嗎？ 
A: 
現(xiàn)在高速數(shù)字電路的應用有通信網(wǎng)路和計算機等相關領域。在通信網(wǎng)路方面，PCB板的工作頻率已達GHz上下，迭層數(shù)就我所知有到40層之多。計算機相關應用也因為芯片的進步，無論是一般的PC或服務器(Server)，板子上的高工作頻率也已經(jīng)達到400MHz (如Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生產(chǎn)。
以下提供幾本不錯的技術書籍：
1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；
2.Stephen H. Hall，“High-Speed Digital System Design”；
3.Brian Yang，“Digital Signal Integrity”；

Q:
我覺得信號線特性阻抗的微帶線和帶狀線模型都是要參考地平面的，現(xiàn)在我想問一下，如果信號線下面的銅皮都被掏空，沒有參考的地平面，該如何計算頂層的信號線的特性阻抗？另外，我看一些資料寫在消除信號線上噪聲方面，電源平面也可以和地平面起相同的作用，是嗎？ 
A:
沒有參考平面時電場與磁場的互動關系與有參考平面時不同，而這互動關系會影響到特性阻抗的值。現(xiàn)在絕大部分特性阻抗的計算公式都是假設有參考平面的， 我還沒看到這種無參考平面的特性阻抗公式。但是，可以用TDR (Time Domain Reflectometer)對實際的板子做量測來得到無參考平面的特性阻抗。
信號線上的噪聲產(chǎn)生的原因是別的線上的信號所產(chǎn)生的電場和磁場的能量經(jīng)由mutual inductance及mutual capacitance而傳到被感染的信號線上。電源平面和地平面基本上都是金屬平面，所以對電場磁場都有屏蔽效應(shielding effect)。