本文闡述了一種編寫PCB設計規則檢查器(DRC)系統方法。利用電路圖生成工具得到PCB設計后，即可運行DRC以找到任何違反設計規則故障。這些操作必須在后續處理開始之前完成，而且開發電路圖生成工具開發商必須提供大多數設計人員都能輕松掌握DRC工具。
編寫屬于自己PCB設計規則檢查器具有很多優點，盡管設計檢查器并不那么簡單，但也并非高不可攀，因為任何熟悉現有編程或腳本語言設計人員完全能夠設計檢查器，這項工作好處是不可估量。
然而，市場銷售通用工具通常不具備足夠靈活性以滿足特定設計需要。因此，客戶必須將新特性需求反映給DRC工具開發商，而這通常需要耗費一定資金和時間，尤其當需求不斷更新時。幸運是，大多數工具開發商均可為客戶提供編寫屬于自己DRC以滿足特定需求便捷方法。但是，這種具有強大功能工具尚未得到廣泛認同或使用。本文提供了利用DRC工具獲取大收益實用指南。
由于DRC必須遍歷 PCB設計整個電路圖，包括每個符號、每個引腳、每個網路、每種屬性，如有必要還能創建數目不限“附屬”文件。如4.0節所述，DRC可以標示出任何違反設計規則細微偏差。例如其中一個附屬文件就可能包含設計用到全部去耦電容。如果電容數低于或高于期望值，就將在可能出現電源線dv/dt問題地方標注紅色記號[1]。這些附屬文件或許必不可少，但并非任何商用DRC工具都一定能創建這些文件。
DRC另一優勢是便于更新，以適應新設計特性(如那些可能影響設計規則新特性)需要。而且，一旦在該領域獲得充分經驗，那么還能實現許多其它功能。
例如，如果能編寫屬于自己DRC，那么就能編寫屬于自己物料清單(BOM)創建工具，這樣就能更好地處理特定用戶需求，如如何獲取本身不屬于電路圖數據庫一部分器件“額外硬件”(如插座、散熱裝置或螺絲刀)。或者設計人員可以編寫屬于自己Verilog網表分析器，該分析器在設計環境下具有充分靈活度，如怎樣獲取適用于特定器件Verilog模型或時間文件。實際上，由于DRC遍歷了整個設計電路圖，因此可以收集全部有效信息以輸出PCB設計Verilog網表分析所需仿真和/或BOM。
在不提供任何程序代碼前提下討論這些話題實在有些牽強，為此，我們將以一種電路圖獲取工具為例進行說明。本文采用了Mentor Graphics公司開發附屬于PADS-Designer產品線ViewDraw工具。此外，我們還采用了ViewBase工具，這是一個可被調用并對ViewDraw數據庫進行存取操作簡化C例行程序庫。利用ViewBase工具，設計人員可以輕松地采用C/C 語言為ViewDraw編寫完整且高效DRC工具[2] [3]。需要注意是，這里討論基本原則同樣適用于任何其它PCB電路圖工具。

輸入文件

除了電路圖數據庫，DRC還需要一些可以描述特定情況處理輸入文件，如自動連接到電源平面合法電源網路名稱。例如，如果電源網路名為POWER，那么電源平面將采用后端封裝設備(如適用于ViewDrawpcbfwd)自動連接到電源平面。下面給出了輸入文件列表，這些文件必須放在固定全局位置，這樣DRC就能自動找到并讀取，然后在運行時將這些信息保存在DRC內部。
* 文件legal_pwr_net_name可選，該文件包含POWER信號全部合法網路名稱，如VCC、V3_3P和VDD。在PCB布局/路由工具中，需要對名稱大小寫進行區分，一般VCC并不等同于Vcc或vcc。VCC可以是5.0V電源，而V3_3P則可以是3.3V電源。 * 文件legal_pwr_net_name可選，因為后端封裝設備配置文件通常必須包含一組合法電源線網路名稱。如果采用Cadence設計系統公司Allegro布線工具，那么pcbfwd文件名則為allegro.cfg并且具有如下入口參數：

接地：VSS CGND GND GROUND
電源：VCC VDD VEE V3_3P V2_5P 5V 12V
如果DRC可以直接讀取allegro.cfg文件，而非legal_pwr_net_name，那么將能得到更好結果(即引入誤差幾率較小)。
一些符號必須具有外接電源線引腳，因為這些符號并不連接到常規電源線層。例如，ECL器件VCC引腳要么連接到VCC，要么連接到GROUND；其VEE引腳則可連接到GROUND或-5.0V平面。此外，電源線引腳在到達電源線層之前也可連接到濾波器。
電源線引腳通常并不外接到器件符號上，相反，該符號一個屬性(這里稱為SIGNAL)描述了哪個引腳是電源引腳或接地引腳并描述引腳應當連接網絡名稱。
SIGNAL = VCC:10
SIGNAL = GROUND:20
DRC可讀取該屬性并確保網路名稱保存在legal_pwr_net_name文件中，如果legal_pwr_net_name中不包含網路名稱，那么電源引腳將不會連接到電源平面，而這個問題確實非常嚴重。