杭州PCB抄板公司-緯亞電子：引 言

現代電子技術的高速發展對傳統的電路測試技術提出了新的挑戰。器件封裝的小型化、表面貼裝(smt)技術的應用，以及由于板器件密度的加大而出現的多層印制板技術使得電路節點的物理可訪問性逐步減低，原來借助于針床的在線測試(ICT)的局限性日益增大。電路和系統可測試性的急劇降低導致測試費用占電路和系統總費用的比重越來越高。人們已意識到，單靠改善測試方法來實現電路的測試及故障診斷是遠遠不夠的。要從根本上解決問題，提高電路的可觀測性和可控制性，在電路系統設計之初就要充分考慮測試及故障診斷的要求，即進行可測性設計(design-for-testability，DFT)。基于IEEE 1149.1標準(又被稱為JTAG協議)制定的邊界掃描技術是對DFT的一個飛躍發展。邊界掃描技術的應用使得電路板上需要的測試節點數目減少，用于測試夾具的費用減少，比傳統的ICT測試節省了時間，縮短了產品推向市場的周期。另外，邊界掃描也支持CPLD、FPGA和Flash的在線編程(ISP)。但是，在現實情況中，真正考慮到邊界掃描測試的電路設計并不普遍。本文以對一個目標板所作的測試工作為例，探討了在把邊界掃描機制引入電路設計的前提下，如何增加板級互連的故障診斷覆蓋率。

1 邊界掃描機制的引入 杭州PCB|杭州smt

邊界掃描技術的基本思想是在芯片管腳和內部邏輯之間增加了串聯在一起的移位寄存器組，在邊界掃描測試模式下，寄存器單元在相應的指令下控制引腳狀態，從而對外部互連及內部邏輯進行測試。邊界掃描結構定義了4個基本硬件單元：測試存取口(TAP)、TAP控制器、指令寄存器和測試數據寄存器組。其中，TAP一般包括4條測試總線：測試數據輸入總線(TDI)、測試數據輸出總線(TDO)、測試模式選擇總線(TMS)和測試時鐘輸入總線(TCK)。還有一個可選擇的測試復位輸入端(TRST*)。FAP控制器是邊界掃描的核心部分，整個測試邏輯都是由它按一定順序調用的。在測試時鐘TCK的作用下，從TDI加入的數據可以在移位寄存器鏈中移動進行掃描。

目標板是一個中央資源板子系統，其結構如圖1所示。主要作用是為數字通道子系統提供精確的時序信息，為數字通道板之間提供定時和控制信號，分析處理數字通道子系統和探筆子系統返回的數據。該電路板上有4個邊界掃描器件：EPLD(EPM7256AETC144)、FPGA(EP1S25F780)、Flash EPROM(EPC8)和DSP(TMS320C6203B)。

在電路設計時，引入邊界掃描結構首要考慮的問題就是盡可能地選擇符合IEEE 1149.1標準的器件。目前大部分VLSI器件都帶邊界掃描結構，而對于小型芯片，在實現的功能相同的前提下，要盡量選用符合IEEE 1149.1標準的。

在此目標板上，我們將Flash EPROM(N30)、DSP(N31)、EPLD(N14)和FPGA(N24)依次連接起來，成為一個完整的掃描鏈路。TAP控制信號(TCK、TMS、TRST*)并聯，前一器件的TDO和后一器件的TDI依次連接成鏈。其中只有DSP有TRST*信號。對于TRST*信號，因為它是低電平有效，若在器件內部或者電路板上已經上拉，則在測試時可以不加以控制。而在該目標板的DSP內部此引腳處于下拉狀態，為使其進人邊界掃描狀態，必須外加激勵信號，因此本文把它單獨引出來。如圖2所示。

為保證信號的完整性，本文對來自測試裝置的主TAP控制信號進行了緩沖處理，同時用上拉電阻將TDI、TMS信號拉至邏輯1狀態，將TCK下拉接地。另外，在后一個器件的TDO和被測板的TDO端口之間放置一個20 Ω的電阻以衰減反射。緩沖器類型的選用要參考電路板上器件的電平類型。如圖3所示，被測板上邊界掃描器件工作電壓為3.3 V，本文選用的緩沖器SN74LV244的工作電壓為2.7 V～5.5 V，可以滿足需要。

這樣做可以解決測試裝置和被測板之間的阻抗不匹配及提升TCK的速度，可增加測試裝置和被測板之間電纜的長度，也使得在測試裝置和被測板間的電纜沒有連接的情況下，功能模式和測試模式時信號可以保持安全狀態。


 

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